职位解读
FPGA软件工程师【双休+7险1金，base成都/德阳】是成都佳伊聘科技有限公司在德阳旌阳区发布的通用岗位，薪资范围20-30K。该岗位要求3-5年经验、本科学历，工作地点位于德阳旌阳区。成都佳伊聘科技有限公司作为相关企业，其招聘节奏侧面反映该行业在德阳的人才需求热度。求职者在投递前应结合岗位职责与任职要求，客观评估自身经验与岗位的匹配度，避免盲目海投。岗位职责包括：1、负责FPGA内部逻辑方案设计，使用Verilog进行RTL级代码编写。 2、搭建测试平台，完成模块级和系统级功能仿真，确保逻辑正确性。 3、完成FPGA综合、约束添加、布局布线及时序收敛，优化资源利用率与工作频率。 4、配合硬件工程师上板调试，使用示波器、逻辑分析仪等工具定位。任职要求为：1.硕士及以上学历，通信工程、电子信息、自动化、微电子等相关专业，优秀者可放宽至本科； 2、5年以上 FPGA 实际开发经验；有射频电源、射频匹配器或高速数据采集卡开发经验者优先。 3、熟练掌握 Xi。
20K-30K
岗位职责
1、负责FPGA内部逻辑方案设计，使用Verilog进行RTL级代码编写。
2、搭建测试平台，完成模块级和系统级功能仿真，确保逻辑正确性。
3、完成FPGA综合、约束添加、布局布线及时序收敛，优化资源利用率与工作频率。
4、配合硬件工程师上板调试，使用示波器、逻辑分析仪等工具定位信号时序及硬件配合问题。
5、负责常用高速接口（如SPI、I2C、AXI、GTP等）IP核的配置、集成与调试。
6、编写设计说明、调试记录，并通过Git进行代码及工程版本维护。
职位要求
1.硕士及以上学历，通信工程、电子信息、自动化、微电子等相关专业，优秀者可放宽至本科；
2、5年以上 FPGA 实际开发经验；有射频电源、射频匹配器或高速数据采集卡开发经验者优先。
3、熟练掌握 Xilinx（AMD）或 国产FPGA 芯片架构及开发工具。
4、精通 Verilog 语言，具备优秀的 RTL 编码习惯，精通时序分析、时序约束与闭环时序收敛。
5、熟悉数字信号处理（DSP）理论，熟悉常见数字滤波器、FFT、DDS等模块的 FPGA 落地实现。
还没有该企业的面试经验，快来补充第一份面经～
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FPGA软件工程师【双休+7险1金，base成都/德阳】
20K-30K