职位解读

数字前端工程师-五险一金+年终奖是苏州企职达人力资源有限公司在深圳罗湖发布的通用岗位,薪资范围11-12K。该岗位要求经验不限经验、本科学历,并提供缴纳五险一金,享有年终奖。等福利,工作地点位于深圳罗湖。苏州企职达人力资源有限公司作为相关企业,其招聘节奏侧面反映该行业在深圳的人才需求热度。企业在该岗位的招聘活跃度,往往反映其在对应城市与行业的人才需求热度,可作为择业参考。岗位职责包括:1. 负责芯片模块级/子系统级的数字电路架构设计,完成RTL代码编写、功能仿真与时序优化,保障设计满足性能、功耗与面积指标要求。 2. 协同算法、后端、验证团队开展需求对齐与方案评审,参与制定模块级设计规格与验证计划,定位并解决设计全流程中的各类技术问题。 3. 配合后端团队完成。任职要求为:1. 微电子、电子工程、计算机等相关专业本科及以上学历,具备扎实的数字电路、计算机体系结构理论基础。 2. 熟练掌握Verilog/SystemVerilog硬件描述语言,熟悉数字前端全流程设计方法,。

数字前端工程师-五险一金+年终奖

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11K-12K
缴纳五险一金,享有年终奖。

岗位职责

1. 负责芯片模块级/子系统级的数字电路架构设计,完成RTL代码编写、功能仿真与时序优化,保障设计满足性能、功耗与面积指标要求。 2. 协同算法、后端、验证团队开展需求对齐与方案评审,参与制定模块级设计规格与验证计划,定位并解决设计全流程中的各类技术问题。 3. 配合后端团队完成逻辑综合、静态时序分析、形式验证等流程,支撑芯片流片前的signoff检查,跟进流片回片后的功能调试与问题迭代。 4. 沉淀数字前端设计流程规范与可复用IP资产,优化设计验证效率,支撑团队研发能力的持续迭代。

职位要求

1. 微电子、电子工程、计算机等相关专业本科及以上学历,具备扎实的数字电路、计算机体系结构理论基础。 2. 熟练掌握Verilog/SystemVerilog硬件描述语言,熟悉数字前端全流程设计方法,具备独立完成模块级RTL设计与仿真的能力。 3. 熟练使用VCS、Verdi、DC、PT等主流EDA工具,了解综合、时序收敛、低功耗设计的基本方法,有实际流片项目经验者优先。 4. 具备良好的跨团队沟通协作能力与问题排查能力,工作严谨细致,对芯片研发质量有高标准要求。 补充说明

福利待遇

缴纳五险一金,享有年终奖。

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